概要
総務省が公表している資料によると最繁時のモバイルトラフィック量は1年で約29％増加しており、2030年度にはトラフィック量が2021年の10倍近くになる可能性があります。トラフィック量の増加に対してIAサーバを増設するという現在のやり方では電力消費量の増加が課題になってきます。
5GC、特にユーザトラフィックの処理を担うNetwork Functionである、UPFについてはこの問題への対応が必要です。一方でCPUによるパケット処理を別のハードウェアにオフロードする技術・製品が年々登場しており、先に挙げた課題が解決できる可能性があります。
そこで弊社ではプログラマブルスイッチASIC + FPGAという2種類のハードウェアオフロードデバイスで構成されたアーキテクチャ上で動作するUPFを、内製で試作開発し、性能評価を行いました。
本発表では開発したUPFの設計・実装の解説、その開発を通して分かったハードウェアオフロード技術のメリットとその限界、さらに従来オペレータの立場である我々がどのようにして内製開発を進めたかについて共有します。
議論ポイント
- P4を用いた開発中にハードウェアのリソース不足で困ったことがあるか、どう対応したのか？
- Network Functionの機能を全てP4で実現するような大規模な開発を実施したケースはあるか？
- ユーザトラフィックをP4で記述する際に足りていないと感じる機能やそのユースケースはあるか？
- ハードウェアを拡張した場合に簡単にExtern(注釈1)を作れると嬉しいが、実現可能だろうか？
- P4を扱うソフトウェアエンジニアはどこまでHWを意識できるのか？またはどこまで意識するべきなのか？
- オペレータが内製開発することについての本音と建前
注釈1： P4ではパケット処理でよく使われる機能(パケットカウンタやチェックサム計算など)や、独自に実装した機能をExternという形で記述して利用することができる
場所
Port53 room(304-305)
日時
Day2 2024年1月18日(木) 16:00～16:45(45分)
発表者
藪原 穣
KDDI株式会社
木本 瑞希
KDDI株式会社
立和名 隼人
KDDI株式会社
公開資料
SLACKチャネル
会期中や会期終了後の議論にお使いください
#janog53-ハードウェアオフロード技術を使って高性能で省電力なupfを作ろうとした話
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